Linear voltage regulators for PLL in 28nm CMOS

The present work is focused on the design of two, fully integrated, linear voltage regulators in a 28nm CMOS to control the supply voltage of two critical blocks, namely the frequency divider and the VCO, in a PLL. The high sensitivity of phase-locked loops to power supply voltage fluctuations negatively impacts on the generation of their output signal. Hence, the presence of power supply noise, at level of the power grid, produces a jitter at the output of the PLL, which is critical for RF applications; therefore, the proposed linear voltage regulators aim to minimise the voltage fluctuations present on the nominal power supply value. Firstly, the generation of power supply noise has been described, distinguishing between its DC and AC component and evaluating its impact at the output of a PLL. Afterwards, possible topologies of linear voltage regulator are presented; specifically, instead of conventional pMOS linear regulator topology, a nMOS pass transistor is chosen as pass device on considerations of smaller silicon area and better dynamic performance. The characteristic differences of pMOS and nMOS linear regulators are analysed. The second part of the work is focused on the choice of the architecture and its design at transistor level, focusing on minimising the area occupation. The implemented regulators exhibit a PSRR=-32dB at 500MHz, while being able to maintain, satisfactorily, their output voltage at 0.9V both through the whole range of operating conditions of the PLL and for all process corners.

Il presente lavoro si incentra sulla progettazione di due regolatori lineari di tensioni integrati in 28nm CMOS al fine di controllare la tensione di alimentazione dei due blocchi critici, cioè il divisore di frequenza ed il VCO, in un PLL. L’elevata sensitività dei phase-locked loops alle fluttuazioni della tensione di alimentazione impattano negativamente sulla generazione del loro segnale di uscita. Ne segue che, la presenza del rumore di alimentazione, al livello della griglia di alimentazione, produce un jitter in uscita al PLL stesso, tale condizione è quindi critica per applicazioni RF; quindi, i regolatori lineari di tensioni proposti puntano a minimizzare le fluttuazioni di tensione presenti sul valore nominale di alimentazione. In primo luogo, è stata descritta la generazione del rumore di alimentazione, distinguendo tra la sua componente DC e quella AC, valutando come esso impatta all'uscita di un PLL. Successivamente, le possibili topologie di un regolatore lineare di tensione sono state descritte; nel particolare, un transistore di uscita nMOS è stato scelto al posto di una comune topologia con pMOS, basandosi sulle considerazioni di impiegare una minore area di silicio ed ottenere una migliore dinamica d’uscita. Le principali caratteristiche tra regolatori lineari pMOS ed nMOS sono state quindi descritte. La seconda parte del lavoro si incentra sulla scelta dell'architetura da utilizzare e sulla sua progettazione al livello del singolo transitore, concentrandosi sul cercare di minimizzare l’area occupata. I regolatori così implementati presentano un PSRR =-32dB a 500MHz; mentre, sono in grado di mantenere, in modo soddisfacente, una tensione di 0.9V alla loro uscita sia per tutto il range di condizioni di operazione del PLL sia per tutti i corner di processo.