Progetto di blocchi abilitanti per PLL a 14 GHz con jitter minore di 100 fs in CMOS 28 nm

Frequency synthesis is a crucial aspect for today’s communications systems. The ever increasing miniaturization of CMOS technology allows to satisfy the growing demand for frequency synthesizers at ever higher frequency and lower phase noise. This thesis presents the design of three enabling blocks for a digital fractional-N PLL from 10 to 15 GHz with a jitter lower than 100 fs in 28 nm CMOS: the programmable frequency divider, the digital-to-time converter used for the cancellation of the fractional quantization noise, and a DAC to achieve fine frequency resolution in the digitally-controlled oscillator. The frequency divider modulus can vary from 16 to 31 and dissipates 150 μW in the division chain and 2.2 mW in the CML-to-CMOS-logic converter, and the area occupation 6.8 μm x 16 μm and 27 μm x 67.4 μm, respectively. The DTC has a resolution of 134 fs, at about 1 mW power and occupies an area of 80 μm x 25.4 μm. The DAC has resolution of 4 mV and an FSR of 300 mV, at 21 μW power and 66.4 μm x 7 μm area.

La sintesi di frequenze è un aspetto cruciale per tutti i sistemi di telecomunicazione odierni. Con la sempre maggior miniaturizzazione della tecnologia CMOS è possibile soddisfare la oggi crescente richiesta di sintetizzatori a frequenze sempre più elevate e a basso rumore di fase. La tesi svolta presenta il progetto di tre blocchi abilitanti per un PLL digitale frazionario da 10 a 15 GHz con un jitter minore di 100 fs in CMOS 28 nm: il divisore di frequenza programmabile, il digital-to-time converter usato per la cancellazione del rumore di quantizzazione frazionario ed un DAC per raggiungere la risoluzione di frequenza fine nel digitally-controlled oscillator. Il divisore di frequenza ha modulo variabile da 16 a 31 e consuma 150 µW nella catena di divisione e 2.2 mW nel convertitore da logica CML a logica CMOS, e l’area occupata è di 6.8 µm x 16 µm, 27µm x 67.4µ considerando il CML-to-CMOS. Il DTC ha una risoluzione di 134 fs, consuma circa 1 mW e occupa un’area di 80µm x 25.4µ m. Il DAC ha una risoluzione di 4 mV su un FSR di 300 mV, consuma 21 µW e occupa 66.4 µm x 7 µm.