Progetto di PLL accoppiati a 20 GHz in tecnologia CMOS 55nm

Modern communication standards require a local oscillator with low phase noise at increasingly high frequencies. In this work are theoretically analyzed and compared through behavioral simulations two techniques for low noise frequency synthesis, which exploit the coupling of two digital PLL to reduce phase noise of 3dB. In the first method, called "loop combination", the digitally-controlled oscillator (DCO) inside the loop is controlled non only by the phase shift between divider output signal and reference signal, like in a traditional PLL, but also by a second path proportional to the phase shift of the two PLL outputs. In the second technique, called "output combination", the outputs of the two PLL are summed through a power combiner. In the loop combination, the noise reduction bandwidth is limited by the stability of the system and involves negligible power consumption and additional area. In the output combination, the 3dB of improvement are broadband, but area, power consumption and background noise are higher with respect to the first technique. The power combiner at 20GHz, designed and implemented in technology CMOS 55nm, presents an area occupation of 850um x 350um, DC current around 4mA and a phase noise reduction of 3dB, verified through post-layout and electromagnetic simulations.

I moderni standard di comunicazione richiedono un oscillatore locale a basso rumore di fase a frequenze sempre più elevate. In questa tesi, vengono analizzate teoricamente e comparate mediante simulazioni comportamentali due tecniche per la sintesi di frequenza a basso rumore che sfruttano l’accoppiamento di due PLL digitali per ridurre il rumore di fase di 3dB. Nel primo metodo, denominato "loop combination", il digitally-controlled oscillator (DCO) presente nell’anello è controllato non solo dallo sfasamento tra segnale in uscita al divisore e segnale di riferimento, come in un tradizionale PLL digitale, ma anche da un secondo cammino proporzionale allo sfasamento tra le uscite dei due PLL. Nella seconda tecnica, detta "output combination", si sommano le uscite dei due PLL mediante un combinatore di potenza. Nel loop combination, la banda di riduzione del rumore è limitata dalla stabilità del sistema, e comporta un consumo di potenza e area addizionale trascurabile. Nell'output combination, i 3dB di miglioramento sono a larga banda, ma area, consumi e fondo di rumore sono più elevati rispetto alla prima tecnica. Il combinatore di potenza a 20GHz progettato ed implementato in tecnologia CMOS 55nm presenta un’occupazione di area di 850um x 350um, una corrente DC di circa 4mA, ed una riduzione del rumore di fase di 3dB, verificata mediante simulazioni post-layout ed elettromagnetiche.