Frequency synthesizers based on PLLs for cellular radio applications

New 5G communication standards have to cover different frequency ranges to face the increasing demand of high data rate wireless access and the growing number of devices simultaneously connected to the network. The legacy mobile radio frequency spectrum, located below 6GHz, is not able to satisfy these new requirements alone due to the limited channel bandwidth. Therefore, 5G radio devices need to exploit also a new spectrum segment above 30GHz in the so-called mm-wave range. Phase noise requirements for the sub-6GHz and for mm-Wave frequency ranges are different. Due to the narrow channel spacing and the crowded spectrum segment, sub-6GHz devices have to meet stringent phase noise masks while in a mm-Wave device, due the high output frequency, low jitter is mandatory to guarantee the target bit error rate (BER). The target of this thesis is to identify which phase locked loop (PLL) and oscillator architectures are the best candidates to reduce the output phase noise and satisfy the 5G stringent specifications in both frequency ranges. For sub-6GHz PLL the analysis faces the trade-off between phase noise and the power consumption. To deal with some realistic and stringent spot phase noise requirements, in the absence of detailed 5G specifications, the ETSI GSM 05.05 standard was therefore considered. Demanding phase noise specifications force one to increase the efficiency of noise critical blocks. Energy efficiency of CMOS LC oscillators is discussed, and the best topology to meet the out-of-band phase noise mask without increasing too much the power consumption is identified. The adoption of a digital PLL architecture based on a single bit phase detector (bang-bang) improves the power consumption with respect to the power-hungry multi-bit time to digital converter. But on the other hand, the trade-off between bandwidth and locking transient is exacerbated due to the limited bang-bang dynamic range. To overcome this issue, a novel technique based on nested DCO control loops is presented, thus speeding-up locking in bang-bang digital PLLs. The implemented sub-6GHz fractional-N synthesizer has an output frequency from 3.59GHz to 4.05GHz with an integrated output jitter of 182fs. Fractional spurs are below −50dBc and the system has a power consumption of 5.28mW from 1.2V power supply leading to a FoM of −247.5dB. Measured output phase noise is compliant with the stringent ETSI GSM 05.05 phase noise requirements and thanks to the implemented locking technique the loop can perform a frequency step of 364MHz, to within 10 MHz from the final frequency, in only 5.6μs. These figures advance the state of the art in terms of power-jitter FoM and locking time of a digital PLL. The challenging mm-wave targets were instead defined to push performance, thus reducing the existing gap with respect to the sub-6GHz synthesizer. A new sub-sampling bang-bang phase detector topology has been investigated. A low-power divider-by-six prescaler has been adopted in the feedback path to reduce the overall power consumption. The resulting implemented synthesizer can operate in the mm-Wave range between 30.4 and 34.2 GHz with an integrated RMS jitter below 180 and 197.6 fs for the integer-N and fractional-N channels, respectively. The fractional spurs, measured at the 5-GHz prescaler output, are below −54 dBc, even considering near-integer channels. The power dissipation of 35 mW from the 1.2-V supply leads to a −238.6 dB jitter-power figure of merit for fractional-N channels that advances the state of the art in terms of power-jitter FoM.

I nuovi sistemi di comunicazione mobile 5G devono coprire diverse bande di frequenza per far fronte al numero crescente di dispositivi wireless connessi simultaneamente ad alta velocità alla rete. Lo spettro di frequenza attualmente in uso per i dispositivi di comunicazione mobili, allocato al di sotto dei 6GHz, non è in grado di soddisfare questa domanda a causa della limitata larghezza di banda a disposizione. I dispositivi 5G devono quindi sfruttare, oltre alle frequenze sotto i 6GHz, anche altri segmenti di spettro come quelli allocati nella banda ad onde millimetriche sopra i 30GHz. Le specifiche di rumore di fase per le bande sotto i 6GHz e ad onde millimetriche sono molto differenti. Infatti, a causa dello spazio limitato tra i canali e della saturazione dello spettro di frequenza, i dispositivi operanti sotto i 6GHz devono rispettare stingenti maschere di rumore, mentre i dispositivi operanti ad onde millimetriche, a causa dell’elevata frequenza di lavoro, devono mantenere un basso jitter per garantire il bit error rate (BER) richiesto dalle specifiche. L’obiettivo della tesi è identificare quale architettura per l’anello ad aggancio di fase (PLL) e per l’oscillatore è la più adatta a soddisfare le specifiche di rumore di fase in entrambe le bande di frequenza. Per i PLL operanti sotto i 6GHz, l’analisi si è concentrata sul trade-off tra rumore di fase e consumo di potenza. Per considerare delle specifiche realistiche di rumore di fase, in assenza di requisisti dettagliati per lo spettro del segnale 5G, è stato scelto di rispettare lo standard ETSI GSM 05.05. Per rispettare le specifiche richieste dallo standard, senza aumentare eccessivamente il consumo di potenza bisogna inoltre migliorare l’efficienza energetica di ogni blocco critico. L’efficienza di energia dell’oscillatore LC CMOS viene analizzata allo scopo di selezionare la topologia più efficiente per rispettare il rumore fuori banda richiesto dalle specifiche, senza aumentare eccessivamente il consumo di potenza dell’intero sistema. L’utilizzo di architetture PLL totalmente digitali, basate su rilevatori di fase a singolo bit (bang-bang), riduce il consumo di potenza rispetto all’utilizzo di strutture tradizionali come quelle basate su rilevatori di fase multi-bit. Sfortunatamente, l’utilizzo di un rilevatore di fase ad un singolo bit, che presenta una dinamica limitata, aumenta la durata del transitorio di aggancio. Per evitare questo problema è stata implementata una nuova tecnica di aggancio di frequenza e fase basata su anelli paralleli di controllo del DCO che velocizza il transitorio nei PLL digitali basati su bang-bang. Il sintetizzatore di frequenza implementato genera un segnale di uscita con frequenza frazionaria rispetto al riferimento tra i 3.59GHz e 4.05GHz e jitter integrato di 182fs. Le spurie frazionarie hanno potenza inferiore a −50dBc e il consumo totale di energia del sistema è di 5.28mW dall’alimentazione di 1.2V. Il sistema realizzato ha una figura di merito (FoM) di −247.5dB e un phase noise all’uscita compatibile con le specifiche ETSI GSM 05.05. Grazie alla tecnica di aggancio implementata, il PLL riesce a seguire un salto di frequenza di 364MHz arrivando a 10MHz dalla frequenza finale in soli 5.6μs. Questi risultati avanzano lo stato dell’arte in termini di FoM jitter-potenza e tempo di aggancio per PLL digitali. L’obiettivo per la realizzazione di un PLL in banda ad onde millimetriche è invece quello di individuare un’architettura che riduca il divario esistente in termini di FoM rispetto ai sintetizzatori della banda 6GHz. Per colmare questo divario una nuova architettura basata su un rilevatore di fase sub-sampling è stata proposta. Tra l’oscillatore e il rilevatore di fase sub-sampling viene interposto un prescaler injection locking in grado di ridurre il consumo globale dell’intero sistema. Il sintetizzatore implementato genera una frequenza tra i 30.4 e 34.2 GHz con un errore integrato RMS di 180 fs per canali interi e 197.6 fs per canali frazionari. Le spurie frazionarie misurate a 5GHz all’uscita del prescaler sono inferiori a −54 dBc, anche considerando sintesi di canali molto vicini all’intero. La potenza dissipata è di 35 mW, assorbita dall’alimentazione a 1.2V. La figura di merito jitter-potenza (FoM) di −238.6 dB migliora lo stato dell’arte per i sintetizzatori ad onde millimetriche.