Progettazione di un processore audio digitale con architettura basata su FPGA

In this thesis we present a new approach to the design of a high performance, low cost Digital Audio Signal Processor , based on an FPGA device. The system is designed to handle up to 4 input and 8 output channels, with the chance of using both analogue or digital signals, encoded in standard AES/EBU. After focusing on the presentation of FPGA devices, describing strengths and weaknesses and referring in particular on the features of the SPARTAN 6, follows a theoretical description of the filtering structure used, very suitable to achieve peak filters, through which it’s possible the creation of graphic or parametric equalization chains. The second-order IIR filter analyzed, is able to implement bell filters, characterized by only three parameters, which allow the independent management of the gain, bandwidth and center frequency. With this background we present a particular algorithm for calculating the coefficients, which allows to realize "approximate True-Response" transfer functions, very suitable for the implementation of graphic equalizers. Afterwards is describes the internal structure implemented in the FPGA, by analyzing the various logical blocks. Among these we will concentrate on the Input/Output's ones and on the structure that handles the routine of delay. Particularly complex is the management of block in which signals are transmitted serially, side by side with structures that develop in parallel. A very interesting step in this chapter, is the implementation of the second-order IIR filter. The device developed has two user interfaces: a local one and a remote one to PC, via USB connection. Everything is managed by a microcontroller: will be made an overview of some specific functions performed by this processor.

In questa tesi viene presentato un nuovo approccio per la progettazione di un Audio Digital Signal Processor ad alte performance e a basso costo, atto appunto all’elaborazione del segnale audio, basato su un dispositivo FPGA. Il sistema si propone di gestire 4 canali in ingresso e 8 in uscita, con la possibilità di usare segnali analogici o digitali, codificati in standard AES/EBU. Dopo aver concentrato l’attenzione alla presentazione dei dispositivi FPGA, descrivendone pregi e difetti e facendo in particolare rifrimento alle caratteristice della SPARTAN 6, segue una descrizione teorica della struttura di filtraggio utilizzata, molto adatta a realizzare filtri peak, grazie ai quali è possibile creare catene di equalizzazione, di tipo grafico o parametrico. Il filtro IIR del secondo ordine analizzato, possiede infatti la qualità di poter implementare filtri a campana, caratterizzati da soli 3 parametri indipendenti, che consentono la gestione del guadagno, della banda e del frequenza centrale. Con queste premesse viene presentato un algoritmo particolare per il calcolo dei coefficienti, che permette di ottenere funzioni di trasferimento di tipo “True-Response approssimato”, molto adatte all’implementazione di equalizzatori grafici. Viene quindi descritta la struttura interna implementata nell’FPGA, andando ad analizzare i vari moduli. Tra questi ci si concentrerà soprattutto sui blocchi di Input/Output e sulla struttura che gestisce la routine di ritardo. Particolarmente complessa risulta la gestione di moduli in cui i segnali sono trasmessi in maniera seriale, affiancati da strutture che si sviluppano parallelamente. Un passo molto interessante in questo capitolo, è l’implementazione del filtro IIR del second’ordine. Il dispositivo sviluppato possiede due interfacce utente: una locale e una remota tramite collegamento USB con pc. Il tutto è gestito da un microcontrollore: verrà fatta una panoramica su alcune funzioni specifiche svolte da esso.