Fabrication of spin-orbit logic devices by thermal nanolithography

The energy consumption of information and communication technology is increasing worldwide while silicon-based CMOS is approaching its scaling limit. Motivated by these trends, the investigation of next-generation non-volatile computing and memory devices in which data and logic coexist is vital. A remarkable pathway was suggested in 2018 by Intel in the article titled “Beyond CMOS computing with spin and polarization”. They showed quantitively that the combination of spin currents and multiferroics is a master choice for attojoule-class logic gates. In 2019, they also proposed a conceptual logic element called magneto-electric spin-orbit (MESO) device. In order to make this concept a reality, two major points must be tackled: (1) the integration on silicon of radically different materials with outstanding properties and (2) dimensional scaling of devices below 50 nm, to make the output signal significant. Therefore the objective of this thesis is the exploitation of a rather new lithographic technique called "thermal scanning probe lithography" (t-SPL) aiming at the realization of devices with minimum feature size below 50 nm. t-SPL uses a hot sharp tip to create nanometer-sized patterns. In contrast with e-beam lithography, the approach does not require vacuum and avoids damage from electrons which is crucial when working with delicate films. Furthermore, it allows to use heating to locally induce physical or chemical modifications at the nanoscale. t-SPL is capable of in-situ simultaneous pattering and imaging of layers and can achieve sub-10-nm resolution, although for such a resolution, very complex processes including hard masks depositions and etchings are required. Instead, in the easier resist-based approach the resolution is typically limited to an ultimate 100-120 nm and above. Here I want to push forward the resolution achievable with a standard resist-based approach by engineering the thickness of the resist to reach the desired feature size, while keeping the fabrication process relatively simple and non-invasive, which is also suitable for 2D materials. The results of this work put the ground for the realization of devices based on novel materials that become more energy efficient by scaling the minimum feature.

Il consumo di energia per infrastrutture informatiche per elaborare ed immagazzinare dati sta aumentando in tutto il mondo. Tuttavia il CMOS basato su silicio sta raggiungendo il limite di scalabilità. Questi trend richiamano alla necessità di una nuova generazione di dispositivi che combinino funzionalità di elaborazione e memoria. Una possibile strada è stata suggerita da Intel nel 2018 con l’articolo "Beyond CMOS computing with spin and polarization”. Nel 2019 hanno anche proposto un concept per un innovativo elemento logico chiamato magneto-elettrico spin-orbita (magneto-electric spin-orbit MESO). Per rendere questa idea una realtà, due punti principali vanno affrontati: (1) l’integrazione su silicio di materiali radicalmente differenti dallo standard e (2) scalabilità dei dispositivi sotto i 50 nm, per rendere il segnale di uscita significativo. L’obbiettivo di questa tesi è stato quindi il raggiungere una scalabilità sotto i 50 nm con una tecnica relativamente nuova chiamata "litografia a sonda termica scansionante" (thermal scanning probe lithography t-SPL). t-SPL utilizza una punta scaldata per effetto Joule tramite il passaggio di una corrente estremamente affilata per creare pattern nanometrici. Al contrario della litografia elettronica, non ha bisogno del vuoto ed evita che i film sottili possano essere danneggiati da elettroni. Lo scambio di calore tra punta e campione può essere utilizzato anche per indurre cambiamenti fisici o chimici alla nanoscala. t-SPL permette la scrittura e la simultanea ispezione (imaging) di film sottili con risoluzione fin sotto i 10 nm. Tuttavia per raggiungere la risoluzione limite sono necessari dei processi complessi che comprendono deposizioni di maschere dure (hard masks) ed etching, che vanno oltre semplici processi standard basati solo su resist, solitamente limitati ad una risoluzione tra 100 e 120 nm. In questo lavoro vorrei spingere la risoluzione ottenibile con un processo standard basato su resist, mantenendo un processo semplice e poco invasivo, anche su materiali 2D costituiti da pochi strati atomici. I risultati di questo lavoro costituiscono una base per la realizzazione di dispositivi basati su materiali innovativi in cui l’efficienza energetica aumenta con la riduzione della dimensione minima.