FPGA-assisted verification of digitally-assisted analog-to-digital converter calibration algorithms

This master thesis presents a new verification method that implements an 8-channel Time-Interleaved (TI) Analog-to-Digital Converter (ADC), which requires extensive digital calibrations, on a Field-Programmable Gate Array (FPGA). The focus of this thesis is the verification of the calibration algorithms of the converter, which are needed to compensate for the effects of gain and offset mismatch between the cores. The implementation on the FPGA allows simulating in nearly real-time these calibration algorithms for hours/days in order to detect the presence of misbehaviors that can occur in such a long time, like, for instance, saturation or drift of the accumulators or integration of errors caused by the finite precision of the digital implementation. These flaws of the algorithms are difficult to detect in standard VHDL or MATLAB simulations. In fact, VHDL simulations are too slow to detect these errors in a reasonable amount of time, whereas MATLAB is not suited to accurately and realistically describe a digital system of reasonable complexity. To implement the ADC on an FPGA we have developed a digital approximation of the analog sections of the converter. The implementation on the FPGA has been carried out by considering the different architectures possible, modelling and comparing them when needed in MATLAB, before eventually synthesizing them on the FPGA. The results obtained with the model implemented on the FPGA have been then compared with the VHDL and MATLAB simulation outputs. The comparison has shown a comparable accuracy but a simulation time improvement of a factor 1185 with respect to VHDL simulations. This improvement can be even larger (up to about 10000) if a higher-speed communication interface, i.e., PCIe is adopted.

Questa tesi presenta un nuovo metodo di verifica basato sull'implementazione di un Convertitore Analogico-Digitale (ADC) Time-Interleaved (TI) ad 8 canali, che fa largo uso di algoritmi di calibrazione digitali, su un Field-Programmable Gate Array (FPGA). L'obiettivo principale di questa tesi è la verifica degli algoritmi di calibrazione del convertitore, necessari per compensare gli effetti dei mismatch di offset e gain dei vari canali. L'implementazione su FPGA permette di simulare quasi in tempo reale gli algoritmi di calibrazione per ore/giorni in modo da rilevare la presenza di eventuali comportamenti errati che possono verificarsi in intervalli di tempo estesi, come, ad esempio, la saturazione o la deriva degli accumulatori, o l'integrazione di errori dovuti alla precisione finita dell'implementazione digitale. Questi difetti degli algoritmi sono difficili da rilevare usando simulazioni VHDL o MATLAB standard. Infatti, le simulazioni VHDL sono troppo lente per rilevare questo tipo di errori in tempi ragionevoli, mentre le simulazioni MATLAB non sono adatte a rappresentare accuratamente e realisticamente sistemi digitali complessi. Per implementare l'ADC su un FPGA abbiamo sviluppato un'approssimazione digitale delle sezioni analogiche del convertitore. L'implementazione è stata condotta considerando le diverse architetture possibili, modellandole e comparandole in MATLAB quando necessario, prima di sintetizzarle su un FPGA. I risultati ottenuti usando il modello implementato su FPGA sono stati confrontati con i risultati delle simulazioni VHDL e MATLAB. Il confronto ha mostrato un'accuratezza comparabile, con una riduzione del tempo di simulazione di un fattore 1185 rispetto alle simulazioni VHDL. Tale miglioramento può essere ancora maggiore (fino a circa 10000) utilizzando un'interfaccia di comunicazione ad alta velocità, ad esempio, PCIe.