A highly-reconfigurable and low-power Time-to-Digital Converter for Bluetooth Low Energy Phase-Locked Loops in 22nm CMOS

With the growth of interest in the Internet of Things (IoT), Bluetooth Low Energy (BLE) has gained significant importance, becoming the most widely used wireless standard for low-power applications. Energy efficiency is crucial in cases where energy availability is limited by a battery, and it's essential that the radio, particularly its Phase-Locked Loop (PLL), consumes very little power. To further optimize efficiency, a duty cycle approach is often adopted, where the radio is turned off when data transmission and reception are not required. Therefore, it is essential that the PLL locks quickly and reliably when the radio is reactivated. To achieve this goal, a Time-to-Digital Converter (TDC) has been chosen over a bang-bang phase detector (BBPD). This thesis focuses on the implementation of a low-power TDC capable of providing low jitter, thus meeting BLE standards. Given the dependence of PLL performance on the TDC resolution, an adaptive background calibration method has been developed to track temperature, voltage, and frequency (PVT) variations. The TDC is part of a larger low-power PLL project, and the TDC parameters are derived from this context. These specifications will serve as a reference point to evaluate TDC performance, although the proposed design is highly reconfigurable to adapt to the needs of PLLs for other applications.

Con il sempre crescente interesse verso l'Internet of Things (IoT), il Bluetooth Low Energy (BLE) ha acquisito sempre più importanza tanto da diventare lo standard wireless per applicazioni low-power più utilizzato. L'efficienza energetica è fondamentale in tutti i casi in cui la disponibilità di energia è limitata da una batteria e quindi è importante che la radio e, in particolare, il suo Phase-Locked Loop (PLL) abbiano un basso consumo. Per ottimizzare ulteriormente l'efficienza viene solitamente adottato un approccio duty cycle in cui la radio viene spenta nei momenti in cui la trasmissione e la ricezione dei dati non sono necessari. Di conseguenza, è essenziale che il PLL raggiunga il locking in modo rapido e affidabile quando la radio viene riattivata. A tale scopo, si è scelto di utilizzare un Time-to-Digital Converter (TDC) al posto di un bang-bang phase detector (BBPD). La tesi si concentra sull'implementazione di un Time-to-Digital Converter (TDC) a basso consumo energetico in grado di garantire un jitter contenuto, soddisfacendo così gli standard del BLE. Data la dipendenza delle performance del PLL dalla risoluzione del TDC, è stato sviluppato un metodo di calibrazione adattiva in background, consentendo il tracking delle variazioni nei parametri di temperatura, tensione e frequenza (PVT). Il TDC è parte integrante di un progetto di un PLL a basso consumo energetico, e le specifiche del TDC sono derivate da questo contesto. Queste serviranno come punto di riferimento per valutare le prestazioni del TDC, anche se il design proposto è altamente riconfigurabile per adattarsi alle esigenze di PLL per altre applicazioni.