Non-linearity cancellation technique in a variable slope digital-to-time converter for digital PLLs in 28nm CMOS technology

As the demand for high data rates continues to exponentially increase, modern wireless communication standards necessitate faster transceivers with high spectral purity. This leads to the need of high performance frequency synthesizers, generally implemented with a Phase Locked Loop (PLL), with low integrated jitter. A PLL is a negative feedback system that enables the generation of an output signal with a frequency that is a multiple of a reference frequency. There is a growing preference for digital architectures (DPLL) over analog ones, due to their reduced area occupation and power consumption resulting from technological scaling. Another advantage of DPLL is the possibility of easily implementing digital calibration algorithms, to enhance the performance of the system. To achieve higher frequency resolution without decreasing the reference frequency, which leads to an increase in the in-band phase noise, Fractional-N PLL are more suitable than integer ones. Fractional synthesis is obtained by dithering the modulus of the integer divider in the feedback path. This comes with the inherent problem of the injection of a phase jump every time the modulus changes. Due to the periodic nature of this error, spurious tones appear in the output spectrum, compromising the spectral purity. To mitigate spurs generation, high order dithering techniques and finer resolution phase detectors can be implemented, at the expenses of area occupation and power dissipation. To account for this problem, a Digital-to-Time Converter (DTC) is usually used to relax the requirements on the phase detector. In this thesis, a novel architecture of a DTC is presented, which breaks the traditional trade-off between linearity and power-jitter. This is achieved by employing an innovative technique that improves linearity without hindering the performance. The DTC is designed in 28 nm CMOS technology and it is meant to work in a Fractional-N PLL for high-performance applications. Post-layout simulations confirm the effectiveness of the proposed technique in reducing integral non-linearity across various corners, demonstrating the robustness of the DTC to process variations.

Con l'aumento esponenziale della richiesta di velocità elevate per la trasmissione dei dati, i moderni protocolli di comunicazione wireless richiedono trasmettitori sempre più veloci, caratterizzati da un'elevata purezza spettrale. Questo rende necessario lo sviluppo di sintetizzatori di frequenza ad alte prestazioni, generalmente implementati con un Phase-Locked-Loop (PLL), con basso jitter. Un PLL è un sistema a feedback negativo che consente la generazione di un segnale di uscita avente una frequenza multipla di una frequenza di riferimento. Le architetture digitali (DPLL) vengono sempre più preferite rispetto a quelle analogiche, grazie alla loro ridotta occupazione di area e ridotto consumo di potenza, derivanti dall'avanzamento tecnologico. Un altro vantaggio risiede nella possibilità di implementare facilmente algoritmi di calibrazione digitali, per migliorare le prestazioni del sistema. Per ottenere una maggiore risoluzione in frequenza senza diminuire la frequenza di riferimento, che comporta un aumento del rumore di fase in banda, i PLL frazionari sono più idonei di quelli interi. La sintesi frazionaria si ottiene variando nel tempo il modulo del divisore intero presente nel percorso di feedback. Ciò comporta il problema intrinseco dell'iniezione di un salto di fase ogni volta che il modulo cambia. A causa della natura periodica di questo errore, compaiono toni spuri nello spettro di uscita, compromettendo la purezza spettrale. Per mitigare la generazione di spurie, possono essere implementate tecniche di modulazione di alto ordine e rilevatori di fase a risoluzione più fine, a scapito di una maggiore occupazione di area e di potenza dissipata. Per gestire questo problema, il Digital-to-Time Converter (DTC) è solitamente utilizzato per rilassare i requisiti del rilevatore di fase. In questa tesi viene presentata una nuova architettura di DTC, che rompe il tradizionale compromesso tra linearità e jitter-potenza. Questo si ottiene con l'impiego di una tecnica innovativa che migliora la linearità senza peggiorare le prestazioni. Il DTC è progettato in tecnologia CMOS a 28 nm, designato per operare in un PLL frazionario per applicazioni ad alte prestazioni. Le simulazioni post-layout confermano l'efficacia della tecnica proposta nel ridurre la non linearità integrale in diversi corner, dimostrando la robustezza del DTC alle variazioni di processo.