Dynamic bias and jitter reduction in a highly linear Digital-to-Time Converter for digital PLLs in 28nm CMOS technology

The goal of the thesis is to improve the noise performance of an already existing high-linearity Digital-to-Time Converter (DTC) architecture, with a view to making high-spectral-purity and low-noise digital PLLs something feasible. The reference architecture, in fact, shows a measured integral-non-linearity (INL) of 80 fs over a range of 246 ps, which is one of the best performance in literature, allowing for less than -64 dBc fractional spurs at the PLL output. However, this is not the same for what concerns the noise. The phase-noise of a PLL, in fact, is typically dominated by the DTC contribution; therefore, a reduction of the latter is mandatory for low-noise PLLs. After an in-depth analysis of the non-linearity and noise sources in the reference architecture, we are going to show a limiting trade-off between INL and jitter. The first proposed solution is the usage of resistors to substitute current generators; however this comes with a detrimental huge sensitivity to the supply. Since an instantaneous stabilization of the latter (e.g., with an LDO) comes with a very large power dissipation, a different approach is proposed and dynamic supply biasing techniques will be investigated. We are going to illustrate a useful noise-cancelling mechanism of our architecture and, finally, we're going to show the DTC physical implementation. Ultimately, post-layout simulation shows an INL of 170 fs over a range of 230 fs, with modelling of the worst-case bonding included. Phase-noise turns out to be -159.17 dBc/Hz @ 1 MHz offset and 250 MHz operating frequency, meaning a reduction of 11.27 dB w.r.t. the reference architecture, while the integrated jitter from 1 KHz to 125 MHz results to be 89 fs. In conclusion, our DTC seems to have, by simulations, the best performance in terms of trade-off between INL and jitter with respect to the other works present in literature.

L'obiettivo della tesi è di migliorare le performance di rumore di un'esistente architettura di Digital-to-Time Converter (DTC) ad alta linearità, con lo scopo di rendere realizzabili PLL digitali ad alta purezza spettrale e basso rumore. L'architettura di riferimento, infatti, mostra un non linearità integrata (INL) misurata di 80 fs su un range di 246 ps, che costituisce una delle migliori performance in letteratura, permettendo spurie frazionarie minori di -64 dBc all'uscita del PLL. Tuttavia, lo stesso non vale per il rumore. Il rumore di fase di un PLL, infatti, è tipicamente dominato dal contributo del DTC; di conseguenza una riduzione di quest'ultimo è obbligatoria al fine di ottenere PLL a basso rumore. Dopo un'analisi accurata delle sorgenti di non linearità e di rumore nell'architettura di riferimento, andremo a mostrare un limitante trade-off tra INL e jitter. La prima soluzione proposta è l'utilizzo di resistenze per sostituire i generatori di corrente; tuttavia questo porta ad una enorme e distruttiva sensitività all'alimentazione. Dato che un'istantanea stabilizzazione di quest'ultima (per esempio attraverso un LDO) porta ad un grande consumo di potenza, viene proposto un approccio differente e tecniche di alimentazione dinamica verranno investigate. Andremo ad illustrare un utile meccanismo di cancellazione di rumore proprio della nostra architettura e, infine, andremo a mostrare l'implementazione fisica del DTC. In definitiva, la simulazione post-layout mostra una INL di 170 fs su un range di 230 fs, col modello del peggior caso di bonding incluso. Il rumore di fase risulta essere -159.17 dBc/Hz a 1 MHz di offset e 250 MHz di frequenza di funzionamento, il che vuol dire una riduzione di 11.27 dB rispetto all'architettura di riferimento, mentre il jitter integrato da 1 KHz a 125 MHz risulta essere 89 fs. Per concludere, il nostro DTC sembra avere, da simulazione, la migliore performance in termini di trade-off tra INL e jitter rispetto agli altri lavori presenti in letteratura.