Design of an oversampling phase detector based on capacitor recycling technique in 28 nm CMOS technology

With the advent of new communication standards, the demand for high data rates continues to exponentially increase and modern systems must employ faster transceivers with high spectral purity. This requires high performance frequency synthesizers, typically implemented with a Phase Locked Loop (PLL), able to obtain low integrated jitter. A PLL is a negative feedback system that enables the generation of an output signal with a frequency that is a multiple of a reference frequency, usually set by a crystal oscillator. A faster reference is shown to significantly help in noise suppression and achieving better system performances; however, high-frequency crystals are not suited for every application due to their higher cost, so many architectures adopt reference-multiplying stages, like doublers, or employ two cascaded PLLs, all at the cost of higher power dissipation and complex calibration. In recent years, Oversampling PLLs (OSPLLs) have been gaining popularity as they offer a way to equivalently increase the reference frequency overcoming some of the compromises typical of other solutions. The idea of these architectures is to remove the reference buffer, applying the low-frequency sine wave from the crystal to the PLL and exploit multiple points along its period to increase the loop error-correction rate. The characterizing stage of OSPLLs is the phase detector, that manages the sampling action and extracts the phase error information. The most promising design for low jitter applications adopts an interleaved approach, with one dedicated phase detector for each sampled point; this causes a significant increase in the area occupation and power dissipation of the stage. In this work an equivalent model of these systems is derived and an innovative sampling solution is proposed with respect the previous design. This new approach is based on a capacitor-recycling technique that reduces the area occupation of the phase detector without significant increase in its speed requirements. To ensure the robustness of the system, a new continuous background offset cancellation mechanism is implemented. The proposed phase detector is designed in 28 nm CMOS technology and is meant to work in integer-N OSPLLs for high-performance application.

Con lo sviluppo di nuovi protocolli di comunicazione, la velocità di trasmissione dei dati continua a crescere esponenzialmente, richiedendo trasmettitori a sempre più elevata purezza spettrale. Questo rende necessari dei sintetizzatori di frequenza, tipicamente implementati con dei Phase-Locked Loop (PLL), capaci di ottenere bassi livelli di jitter. I PLL sono dei sistemi a retroazione negativa, che permettono la generazione di un segnale di uscita ad una frequenza multiplo di un riferimento, solitamente fornito tramite un oscillatore al cristallo. Si dimostra che un riferimento più veloce è in grado di migliorare le performance di rumore; tuttavia, cristalli a più alta frequenza non sono adatti a tutte le applicazioni anche a causa del loro costo elevato. Per questo motivo negli ultimi anni hanno visto maggior diffusione delle architetture basate su una moltiplicazione della frequenza di riferimento, per esempio attraverso doublers o anche due PLL in cascata, al prezzo di una maggiore dissipazione di potenza e complessi sistemi di calibrazione. In questo contesto, l'Oversampling PLL(OSPLL) si presenta come una soluzione equivalente all'aumento della frequenza di riferimento, senza ricadere negli stessi compromessi delle altre strutture. L'idea è di rimuovere il buffer di squadratura dalla linea di ingresso e applicare la sinusoide del cristallo direttamente al PLL, sfruttando più punti per periodo per velocizzare l'operazione dell'anello. Lo stadio più rilevante di queste strutture è il phase detector, che applica un sovracampionamento ed estrae l'errore di fase. Il design più promettente per applicazioni a basso jitter, adotta un approccio interleaved, replicando la struttura del phase detector più volte. Questo si traduce in un aumento significativo sia di area occupata sia di potenza dissipata. In questa tesi si è dapprima ricavato un modello di questi sistemi e si è quindi progettato un nuovo sistema di campionamento, basato su un riutilizzo delle capacità, che punta a risolvere i precedenti problemi. Per garantire la robustezza del sistema, è stato implementato un nuovo meccanismo di cancellazione degli offset. Il phase detector presentato è progettato in tecnologia CMOS a 28nm ed è pensato per architetture OSPLL a divisione intera per architetture ad elevate prestazioni di rumore.