Analysis of a fast-locking scheme for a high performance DPLL at 10GHz with improved disturb robustness

Digital Phase-Locked-Loops are becoming more attractive in the field of frequency synthesis for wireless communications. They enable extremely low area, low power consumption, robustness against technology parameter variations together with ease of implementation of PVT (Process, Voltage, Temperature) calibrations and performance enhancing algorithms. Particular focus in the design of these systems is put towards simplifying the phase detector design to avoid the use of high complexity and power hungry time to digital converters (TDC). Research has successfully demonstrated that one bit phase detectors (bang-bang PDs) enable extremely low jitter operation for high performance PLLs. However, in case of any output frequency perturbation, the BBPD is not capable of providing any information other than a simple lead-lag phase difference output and thus it will take an unacceptably long time to restore the locking condition. To mitigate the out-of-lock performance while avoiding the use of large range and linear TDCs altogether, many re-locking schemes found in literature make use of alternative frequency and phase detection algorithms. Most of the times, the claimed locking times refer to just programmed frequency jumps, e.g. when the transceiver needs to hop from a communication channel to another, while response to temporary PVT variations and unprogrammed glitches which could bring the PLL out-of-lock are seldom discussed in literature. For his reason, this thesis investigates the existence of a low-complexity, static nonlinear TDC that minimizes the lock-time on any frequency perturbation without impacting the steady-state jitter. Such nonlinear concept comes from the fact that a LTI model applied to digital PLLs limits the design to large range, high resolution TDC only, and precludes the use of a variety of active locking-time reduction techniques altogether. The designed TDC will then act on the auxiliary loops of the PLL that are used to boost the locking performance. Therefore, a highly non-linear scheme is proposed, which optimally selects the least amount of deadzones needed in order to guarantee the best out-of-lock performance and a comparison with the state-of-the-art will be performed. The mathematical analysis will be supported by simulations carried out using MATLAB.

I Phase-Locked Loop (PLL) digitali stanno diventando sempre più attraenti nel campo della sintesi di frequenza per le comunicazioni wireless grazie ad un’occupazione di area estremamente ridotta e una bassa dissipazione di potenza, insieme ad una semplicità intrinseca di calibrazioni PVT (Process, Voltage, Temperature) e dell’implementazione di algoritmi per il miglioramento delle prestazioni. Particolare attenzione è stata posta sulla semplificazione della progettazione del rivelatore di fase per evitare l’uso di complessi time to digital converter (TDC) ad elevato consumo di potenza. è stato dimostrato con successo che i rivelatori di fase a un solo bit (bang-bang PDs) consentono un funzionamento a basso jitter per PLL ad alte prestazioni. Tuttavia, in caso di perturbazioni della frequenza di uscita, il BBPD non è in grado di fornire alcuna informazione oltre alla semplice differenza binaria di anticipo/ritardo. Perciò la dissipazione del transitorio richiederebbe un tempo non accettabile. Per mitigare queste prestazioni evitando l’utilizzo di TDC a grande range e linearità, molte tecniche di riduzione del locking time presenti in letteratura fanno uso di algoritmi alternativi di rilevamento delle differenze di frequenza e fase. I tempi dichiarati di locking time si riferiscono spesso solamente a salti di frequenza programmati, ad esempio quando il sistema di ricezione e trasmissione deve saltare da un canale di comunicazione a un altro. Non vengono quindi considerati ai fini delle prestazioni di locking le variazioni PVT e glitch di frequenza non programmati, che potrebbero portare il PLL fuori dal suo stato stazionario. Per questo motivo, il lavoro di tesi presentato investiga l’esistenza di un convertitore da tempo a digitale (TDC) statico, nonlineare e a bassa complessità che minimizzi il tempo di locking su qualsiasi perturbazione della frequenza di uscita, senza avere alcun impatto sul jitter in stato stazionario.La concezione di una natura lineare è motivata dall’esclusione di un’ampia gamma di tecniche attive di riduzione del tempo di locking nel caso venga applicato un modello lineare per la progettazione del TDC. Pertanto, verrà proposto uno schema di un TDC non lineare, che seleziona in modo ottimale la caratteristica di uscita necessaria per garantire la migliore efficienza nella dissipazione del transitorio di locking e verrà fatta una comparazione con lo stato dell’arte. La validazione dell’analisi matematica avverrà mediante l’ultilizzo di simulazioni effettuate in ambiente MATLAB.