A novel cascaded multi-input loop filter in 28-nm CMOS for high-speed noise-shaping SAR ADCs

The analog-to-digital converter (ADC) is a fundamental component in integrated circuits, often responsible for limitations in the speed and resolution of the entire signal processing chain. Hybrid ADC architectures offer an effective solution to overcome trade-offs between resolution, speed, and power consumption. Among these, Noise-Shaping ADCs based on a Successive Approximation converter (NS SAR ADCs) enable high resolutions with energy-efficient operations. NS SAR ADCs combine the energy efficiency of SAR converters with a resolution comparable to conventional discrete-time delta-sigma modulators (DT-DSM). Within an NS SAR ADC, the loop filter is the critical block that determines the converter overall energy efficiency. This thesis presents a novel loop filter architecture for NS SAR ADCs which addresses the limitations in the current design space for wide-band high-order configurations. This design overcomes the constraints of conventional approaches by combining low-order Error Feedback (EF) and Cascaded Integrator with Feed-Forward (CIFF) loops into a high-order Cascaded Multi-Input (CA-MI) structure. The CA-MI loop filter architecture significantly reduces the capacitive load on the amplifier and relaxes noise requirements, resulting in a highly efficient filter design. Furthermore, the fourth-order cascaded filter achieves high-order Quantization Noise Transfer Function (NTF) at low oversampling ratios, operating with above-10-MHz signal bandwidths without sacrificing noise-shaping aggressiveness. The proposed CA-MI loop filter comprises a multi-input Nested Floating-Inverter Dynamic Amplifier (NFIDA), achieving high energy efficiency and stable gain across process, voltage, and temperature (PVT) variations. Implemented in a 28-nm CMOS process and validated through system- and transistor-level simulations, the 9-bit SAR-based ADC achieves a 13.21-bit Effective Number of Bits (ENOB) at a 180 MS/s sampling rate and OSR=4, corresponding to a 22.5-MHz input bandwidth, with real capacitors and transistor-level design of switches and the MIAX.

Il convertitore analogico-digitale (ADC) è un componente fondamentale nei circuiti integrati, spesso responsabile delle limitazioni in termini di velocità e risoluzione dell'intera catena di elaborazione del segnale. Le architetture ibride di ADC offrono una soluzione efficace per superare i compromessi tra risoluzione, velocità e consumo di potenza. Tra queste, i Noise-Shaping ADC basati su un convertitore ad approssimazioni successive (NS SAR ADC) permettono di ottenere risoluzioni elevate in modo energeticamente efficiente. Gli NS SAR ADC combinano infatti l'efficienza energetica dei SAR con una risoluzione comparabile a quella dei modulatori delta-sigma a tempo discreto (DT-DSM) convenzionali. All'interno di un NS SAR ADC, il filtro d'anello rappresenta il blocco critico che determina l'efficienza energetica complessiva del convertitore. Questa tesi propone un filtro d'anello per NS SAR ADC progettato per superare i limiti delle attuali configurazioni a larga banda con alto ordine di noise shaping. L'architettura proposta integra filtri di tipo Error Feedback (EF) e Cascaded Integrator with Feed-Forward (CIFF) di basso ordine in una struttura a Cascata Multi-Input (CA-MI) di ordine elevato. L' architettura CA-MI riduce il carico capacitivo sull'amplificatore e mitiga i requisiti di rumore, rendendo il filtro altamente efficiente. Inoltre, il filtro CA-MI di quarto ordine consente di ottenere una funzione di trasferimento del rumore di quantizzazione (NTF) di alto ordine per rapporti di sovracampionamento (OSR) ridotti, permettendo così operazioni su bande superiori ai 10 MHz senza compromettere l'efficacia del noise shaping. Il filtro d'anello CA-MI include un Multi-Input Nested Floating-Inverter Dynamic Amplifier (NFIDA), che garantisce un'elevata efficienza energetica e un guadagno stabile per variazioni di processo, tensione e temperatura (PVT). Implementato in una tecnologia CMOS a 28 nm e validato tramite simulazioni sia a livello di sistema che di transistor, l'ADC basato su un SAR a 9 bit fisici raggiunge una risoluzione effettiva di 13.21 bit con una frequenza di campionamento di 180 MS/s che, con un OSR pari a 4, corrisponde ad una banda del segnale di ingresso di 22.5 MHz.