Analysis and design of a novel low-power cell-based SAR logic for a 240MS/s NS-SAR ADC in 28nm CMOS technology

Analog-to-Digital Converters (ADCs) are essential components in data acquisition systems and represent a critical bottleneck in high-performance applications such as wireless communications and Internet of Things (IoT) devices. Hybrid ADC architectures aim to overcome the traditional trade-offs between speed, power consumption, and resolution by combining the advantages of different conversion techniques. Among these, the Noise-Shaping Successive Approximation Register (NS-SAR) ADC offers the high resolution of Delta-Sigma Modulators (DSM) together with the energy efficiency of the SAR algorithm. This thesis proposes a novel low-power SAR logic design for a 240 MS/s NS-SAR ADC. Particular attention is given to a novel analysis of the impact that different Capacitive DAC (CDAC) switching schemes, specifically the Vcm-Based and Split-Monotonic approaches, have on overall energy consumption, taking into account both logic and CDAC power contributions. A detailed analysis of existing SAR logic architectures is conducted, highlighting the advantages of the Cell-Based approach, which significantly reduces propagation delay compared to conventional implementations. Each logic block is optimized for low power and latency, with a specific focus on the latch circuit, identified as the most critical element in the SAR logic chain. To quantitatively evaluate the energy efficiency of the proposed logic, a dedicated Figure of Merit named Energy per Step (Energy/Step) is introduced. It is defined as Energy/Step = P / (N fs), where P is the power consumption of the SAR logic, N is the ADC resolution in bits, and fs is the sampling frequency. The SAR logic developed in this work achieves an Energy/Step of 150 fJ, outperforming state-of-the-art designs in terms of energy efficiency and demonstrating its suitability for next-generation low-power ADCs in advanced communication systems.

I convertitori analogico-digitali (ADC) sono componenti essenziali nei sistemi di acquisizione dati e appresentano un collo di bottiglia critico in applicazioni ad alte prestazioni come le comunicazioni wireless e i dispositivi Internet of Things (IoT). Le architetture ADC ibride mirano a superare i tradizionali compromessi tra velocità, consumo energetico e risoluzione, combinando i vantaggi di diverse tecniche di conversione. Tra queste, l'ADC Noise-Shaping Successive Approximation Register (NS-SAR) offre l'elevata risoluzione dei modulatori Delta-Sigma (DSM) insieme all'efficienza energetica dell'algoritmo SAR. Questa tesi propone una logica SAR a basso consumo per un convertitore analogico-digitale NS-SAR da 240 MS/s. Particolare attenzione è dedicata ad un’analisi innovativa sull’impatto di diversi schemi di commutazione del DAC capacitivo (CDAC), in particolare si analizzano gli algoritmi Vcm-Based e Split-Monotonic, sul consumo energetico complessivo, considerando sia il contributo della logica sia quello del CDAC. Inoltre, viene condotta un'analisi dettagliata delle architetture logiche SAR esistenti, evidenziando i vantaggi di un approccio basato su celle, che riduce significativamente il ritardo di propagazione rispetto alle implementazioni convenzionali. Ogni blocco logico è ottimizzato per bassi consumi e tempi di propagazione, con particolare attenzione al circuito del latch, identificato come l'elemento più critico nella catena logica SAR. Per valutare quantitativamente l'efficienza energetica della logica proposta, viene introdotta una Figura di Merito dedicata, denominata Energia per Step (Energia/Step). È definita come Energia/Step = P / (N fs), dove P è il consumo di potenza della logica SAR, N è la risoluzione dell'ADC in bit e fs è la frequenza di campionamento. La logica SAR sviluppata in questo lavoro raggiunge un consumo energetico per Step di 150 fJ, superando lo stato dell'arte delle logiche SAR in termini di efficienza energetica e dimostrando la sua idoneità per i convertitori ADC di nuova generazione a basso consumo, destinati a sistemi di comunicazione avanzati.