Moltiplicatore di clock a 2.5 GHz in CMOS 28 nm a basso prodotto jitter/consumo

This thesis proposes an innovative all-digital, low jitter and low power solution for a clock multiplier in 28nm CMOS technology. The clock multiplier synthesizes a 2.5GHz high speed clock signal from a reference oscillation of 50MHz and employes a Multiplying Delay- Locked Loop (MDLL). The design details of the MDLL’s main blocks have been shown and an analytical noise model for the system has been proposed. The absolute jitter deduced from this noise model, together with the power dissipation data produced by the transistor-level simulations, allow to compute the Figure of Merit (FoM) of the proposed system. The clock multiplier’s total power dissipation is 1.6mW. The total absolute jitter evaluated at the output can be reduced to (0.795 psrms)2. It follows that the total FoM is -240 dB. The deterministic jitter correction loop reduces the reference spur from -10 dB to -68.9 dB.

Col presente lavoro di tesi è stata proposta un’innovativa soluzione digitale per la realizzazione di un moltiplicatore di clock in tecnologia CMOS 28 nm, a basso rumore e basso consumo, che sintetizzi la frequenza 2.5 GHz, partendo da un’oscillazione di riferimento a 50 MHz, utilizzando una Multiplying Delay-Locked Loop (MDLL). Sono stati illustrati i dettagli del progetto dei principali blocchi della MDLL ed è stato proposto un modello analitico di rumore per il sistema. L’informazione di jitter assoluto ottenuta dal modello di rumore, assieme ai dati sulla dissipazione di potenza ottenuti dalle simulazioni circuitali, consente di ricavare la figura di merito del sistema proposto. La dissipazione totale del moltiplicatore di clock è di 1.6mW. Il jitter totale stimato in uscita può essere ridotto a (0.795 psrms)2, da cui consegue una FoM di sistema di -240 dB. L’anello di correzione del jitter deterministico riduce la potenza della spuria al riferimento da -10 dB a -68.9 dB.