Performance and limitations of charge-trap storage for non-volatile memory technologies

Scaling of the floating-gate Flash technology is more and more severely constrained by physical limitations such as parasitic cell-to-cell interference and leakage currents from the charge storage layer. A promising alternative is offered by charge-trap (CT) cells, such as SONOS and TANOS, solving many of the constraints of the floating-gate technology while preserving its structural simplicity and process compatibility. However, the feasibility of a high-density non-volatile memory technology based on CT storage has not been clearly demonstrated so far. Aim of the thesis is to investigate the performance and limitations of CT storage for future non-volatile technologies. Experimental and modeling efforts are devoted to the understanding of the basic-physics and dynamics ruling charge storage in CT layers, mainly focusing on silicon nitride devices. Starting from large area capacitors and 1D analyses, charge trapping/detrapping in the CT layer is investigated and modeled in detail, developing simulation tools to predict the functionality of high-density memory arrays.

Lo scaling della tecnologia Flash a floating gate è sempre più problematico, a causa di limitazioni fisiche, come per esempio interferenze intracelle e correnti di perdita dal nodo di storage. Un'alternativa promettente è offerta da celle ad intrappolamento di carica (CT - charge trap), come per esempio SONOS e TANOS, le quali permettono di risolvere molti dei problemi delle tecnologie floating-gate, mantenendone tuttavia la semplicità strutturale e la compatibilità di processo. Comunque la realizzabilità di una memoria non volatile basata su celle CT non è stata ancora chiaramente dimostrata. Lo scopo della tesi è investigare le performance e le limitazioni delle celle CT per tecnologie non volatili future. Le caratterizzazioni sperimentali e le implementazioni modellistiche sono state volte alla comprensione della fisica di base e delle dinamiche che guidano l'intrappolamento di carica nei dispositivi CT, concentrandosi principalmente su celle basate su nitruro di silicio. Partendo da condensatori di grande area e da analisi 1D, sono investigati e modellizati nel dettaglio i fenomeni di intrappolamento/rilascio della carica nello strato di intrappolamento, sviluppando strumenti di simulazione per predire la funzionalità di matrici di memoria ad alta densità.