Development of ultra fast read out electronics for the European X-ray free electron laser

The recent development of Free Electron Lasers (FELs) based on the Self-Amplified Spontaneous Emission technique has allowed a considerable reduction of the emitted wavelength. Nowadays it is possible to provide coherent light pulses in the X and γ-regime with unprecedented brilliance and short pulse duration. A European X-ray Free Electron Laser (European XFEL) is currently under construction in the Hamburg area, Germany. Thanks to the superconducting nature of its linear accelerator this facility will be able to provide the highest repetition rate ever achieved, with X-ray pulses only 220ns apart and grouped in bunches of 2700 flashes each. The energy range will be tunable between 206.6eV and 12.4keV, while the Full Width at Half Maximum of the pulses will be less than 100fs, thus providing an extremely high peak brilliance. To detect X-ray photons scattered by the samples during experiments several imagers are under development. Among others, the DEPFET Sensor with Signal Compression (DSSC) project aims to provide wide energy coverage with single photon detection capability. To achieve this result a novel detector structure with a compressive characteristic based on the DEPFET concept is under development at the Max-Planck-Institute Halbleiterlabor (MPI-HLL), Munich. The high gain for small collected charge and the compression for large signals will provide both desired features of single photon detection capability and wide dynamic range. The final imager will be composed of 1024x1024 detectors, each one bump bonded to a dedicated read out channel. Full parallel read out is mandatory due to the high frame rate. Each channel will comprise a fast, low noise analog front end, an 8-bit analog-to-digital converter and a static RAM to store the information in only 200µmx200µm. In this Doctoral dissertation the study, the realization and finally the integration of the analog front end for the DSSC project are discussed. To cope with the challenging requirements of high frame rate, very low noise, power consumption and area occupancy a novel filtering architecture has been proposed, as none of the available solutions was able to fulfill the requirements of the DSSC project. The circuit, called Flip Capacitor Filter (FCF), processes directly the current signal of the detector to achieve high frame rates still providing excellent noise performances. Two correlated measurements per read out cycle can be performed, one of the baseline current before signal arrival and one afterwards. The difference between the two values is obtained by flipping the feedback capacitor in the integrator stage, hence the name of the architecture. The compliance of the FCF solution to the DSSC project requirements has been demonstrated through both analytical evaluation and experimental characterization. The circuit is able to provide a close to ideal trapezoidal shaping with variable gain even at the shortest processing time foreseen. The gain can be regulated by acting on the integration time and the number of feedback capacitors in the filter integrating stage. Linearity is sufficiently good to ensure that the first collected photons are placed in the middle of the first ADC bins. The bias component of the detector current is removed by a dedicated current generator to maximize the filter dynamic range. This block is programmable to withstand threshold shifts in the detector after irradiation and mismatches in the DSSC matrix. Two different versions have been designed, according to the specifications on the DSSC gain. Both structures are based on 4 bits DAC architectures with pixel wise settings that provide a coarse regulation of the current. Fine matching is obtained by setting the voltage in the active branches by means of a closed loop configuration. In this programming phase the filter is used as an error amplifier. Measurements on the first version have demonstrated the capability of the current generator to cope with very large current variations. The new version, to be used in the final DSSC pixel, will provide the same current range with the advantage of a simpler architecture, capitalizing on the higher gain foreseen for the detector. Spectroscopic measurements using a Fe55 source and a standard type linear detector gave results very close to expectations. A total noise of less than 50 electrons has been obtained with an integration time of 50ns. The FCF connected to the DEPFET has also been tested with a pulsed laser, to replicate the foreseen operating speed of the future European XFEL. The circuit was able to work at maximum frame rate, and weighting functions similar to that obtained on the FCF alone have been measured. In its final version the FCF circuit, developed in the IBM 130nm CMOS technology, occupies a very small area of 88μmx84μm. This corresponds to less than 20% of the total DSSC pixel area. Power consumption is limited to about 0.35mW per channel, but still the filter is able to correctly process large current signals comparable to its total current consumption. This result has been obtained by implementing the operational amplifier in the main integrator stage such that it can increase its current capability when needed. A common test system has been set up which allows for characterization of DSSC test chips comprising 64x64pixels and later full size chips. Several test chips have been realized and fully characterized to assess the figures of merit of the complete read out chain. In particular, the FCF performances match very well what obtained on the dedicated chip submissions and the noise of the complete system, from the detector to the ADC, is consistent with the noise of the FCF alone and within DSSC goals. In conclusion, the analog front end developed during the Doctoral activity fulfills all of the requirements of the DSSC project for which it is designed, and represents a state-of-the-art circuit in the field of current-based filter architectures. Therefore, besides matching the specific project requirements it can also be successfully employed as the analog input stage in other spectroscopic experiments.

Il recente sviluppo di Free Electron Lasers (FELs) basati sulla tecnica della Self-Amplified Spontaneous Emission ha portato ad una considerevole riduzione della lunghezza d’onda di emissione. Al giorno d’oggi è possibile generare impulsi di luce coerente nel campo dei raggi X e γ con proprietà di brillanza e durata senza precedenti. Un X-ray Free Electron Laser Europeo (European XFEL) è attualmente in fase di costruzione nell’area di Amburgo, Germania. Grazie alla natura superconduttiva del suo acceleratore lineare il sistema sarà in grado di generare il più elevato rate di ripetizione degli impulsi mai ottenuto, con impulsi separati di soli 220ns e raggruppati in treni da 2700 flash ognuno. Il range energetico sarà regolabile tra 206.6eV e 12.4keV, mentre la Full Width at Half Maximum degli impulsi sarà inferiore a 100fs, producendo quindi una brillanza di picco estremamente alta. Per rilevare i fotoni X diffusi durante gli esperimenti vari sistemi sono in fase di sviluppo. In particolare, il progetto DEPFET Sensor with Signal Compression (DSSC) punta a coprire un ampio range di energie fornendo al contempo la possibilità di rilevare singoli fotoni. Per ottenere questo risultato una nuova struttura di rivelatore, basata sulla struttura di un DEPFET, è in fase di progettazione al Max-Planck-Institute Halbleiterlabor (MPI-HLL), Monaco. L’alto guadagno per piccole quantità di carica raccolte e la caratteristica compressiva per grandi segnali forniranno sia la capacità di rilevare singoli fotoni che un vasto range dinamico. Il sistema finale sarà composto da 1024x1024 rivelatori, ognuno connesso tramite bump bonding ad un canale di lettura dedicato. Questa strategia è dettata dall’elevato frame rate degli impulsi. Ogni canale sarà composto da un front end analogico a basso rumore, un convertitore analogico-digitale a 8 bit e una memoria RAM statica per immagazzinare i dati, il tutto in soli 200µmx200µm. In questa tesi di Dottorato lo studio, la realizzazione ed infine l’integrazione del front end analogico per il progetto DSSC sono presentati. Per soddisfare le richieste di elevato frame rate, basso rumore, consumo di potenza ed occupazione di area un’innovativa architettura di filtraggio è stata proposta, dato che nessuna delle soluzioni disponibili era in grado di coprire le specifiche del progetto DSSC . Il circuito, chiamato Flip Capacitor Filter (FCF), processa direttamente il segnale di corrente generato dal rivelatore per raggiungere velocità elevate mantenendo eccellenti prestazioni di rumore. Vengono effettuate due misure correlate per ciclo di lettura, una della baseline di corrente prima dell’arrivo del segnale ed una in seguito. La differenza tra le due misure è ottenuta girando la capacità in retroazione nello stadio integratore, operazione da cui deriva il nome dell’architettura. L’adeguatezza della soluzione FCF per il progetto DSSC è stata dimostrata attraverso valutazioni analitiche e caratterizzazioni sperimentali. Il circuito è in grado di fornire una funzione peso trapezoidale pressoché ideale, anche a tempi di processamento di soli 220ns. Il guadagno può essere regolato agendo sul tempo di integrazione e sul numero di capacità connesse in retroazione nel filtro. La linearità è sufficientemente buona da assicurare che il primo fotone rilevato venga assegnato al primo livello del convertitore seguente. La corrente di polarizzazione del detector è rimossa tramite un generatore dedicato per massimizzare il range dinamico. Questo blocco è programmabile per contrastare le variazioni della tensione di soglia del rivelatore causate da mismatch di produzione e dall’irraggiamento. Sono state progettate due versioni del generatore di corrente, sulla base del guadagno atteso per il detector. Entrambe sono basate sull’architettura di un DAC a 4 bit con una regolazione coarse uguale per tutti i pixel; l’uguaglianza esatta della corrente con quella di polarizzazione è ottenuta regolando la tensione dei rami attivi grazie ad una reazione negativa. In questa fase di programmazione il filtro è sfruttato come amplificatore errore. Le misure sulla prima versione del generatore hanno dimostrato la capacità di coprire variazioni molto ampie di corrente. La seconda versione, che sarà impiegata nell’architettura finale, presenta il vantaggio di una architettura più semplice, grazie al guadagno maggiore previsto per il rivelatore. Misure spettroscopiche con una sorgente di Fe55 e un rivelatore standard con caratteristica lineare hanno fornito risultati molto prossimi alle attese. Un rumore totale inferiore a 50 elettroni è stato ottenuto con un tempo di integrazione di 50ns. Il FCF connesso ad un DEPFET è stato anche provato con un laser impulsato, per riprodurre le condizioni di lavoro previste per lo European XFEL. Il circuito è stato in grado di lavorare al massimo frame rate previsto, e le funzioni peso ottenute ricalcano quanto ottenuto dalle misure del FCF da solo. Nella sua versione finale il front end, sviluppato nella tecnologia CMOS dell’IBM a 130nm, occupa un’area molto ridotta di soli 88μmx84μm. Questo corrisponde a meno del 20% dell’area totale di un pixel. Il consumo di potenza massimo è di circa 0.35mW per canale, ma il filtro è comunque in grado di processare segnali molto grandi e comparabili al suo totale consumo di corrente. Questo risultato è stato ottenuto implementando l’amplificatore operazionale nello stadio integratore in modo che sia in grado di aumentare la sua capacità di corrente in risposta al segnale di ingresso. Un sistema di misura è stato allestito dalla collaborazione per la caratterizzazione dei test chip, a partire dalle strutture di 64x64 pixel per arrivare ai sistemi finali. Vari ASIC sono stati realizzati e caratterizzati in dettaglio per determinare le prestazioni della completa catena di lettura. In particolare, i risultati ottenuti per quanto riguarda il FCF corrispondono molto bene a quanto ottenuto sulle strutture di test dedicate e il rumore del sistema complessivo, dal rivelatore all’ADC, è coerente con il rumore del solo front end e entro le specifiche di progetto. In conclusione, il front end analogico sviluppato durante l’attività di Dottorato soddisfa pienamente le specifiche del progetto DSSC per cui è stato disegnato, e rappresenta lo stato dell’arte nel campo dei filtri che si basano sulla lettura in corrente. Pertanto, oltre a coprire le peculiari specifiche per cui è nato può essere impiegato con successo come stadio di ingresso per altri esperimenti di spettroscopia.