Design and verification of a RISC-V Superscalar CPU

In recent decades, the market developed in a way that the majority of the applications require a specific range of performance, area, and power consumption. This necessity brought to the continuous research for computational efficiency, leading to the specialization of computer architectures and different CPU architectures have been developed to satisfy specific market needs. The RISC-V Instruction Set Architecture, known for its simplicity and flexibility, serves as the foundation for this CPU design, while the superscalar and dual-issue concepts aim to enhance instruction throughput, thereby improving overall computational efficiency. This thesis presents the comprehensive design, implementation, and experimental evaluation of a superscalar RISC-V dual-issue central processing unit (CPU) on an Artix-7 FPGA, a popular choice in the academic field. The architectural choices and design considerations specific to RISC-V are meticulously discussed, emphasizing the integration of dual-issue capabilities to exploit parallelism in instruction execution. The presented CPU features a 7-stage pipeline composed of Instruction Fetch, Decode, Issue, Execution, Reorder Buffer, and Register File units. The architecture is verified with a custom tool based on the RISC-V golden model, supporting an instruction granularity method where every committing instruction is verified. To evaluate the proposed superscalar RISC-V dual-issue CPU, a comprehensive set of benchmarks is employed, encompassing a diverse range of real-world applications and workloads. Performance metrics such as execution time, resource utilization, and energy efficiency are analyzed to provide an overview of the CPU's capabilities. This thesis contributes to the existing body of knowledge by providing insights into the design challenges, trade-offs, and performance implications associated with superscalar RISC-V dual-issue architectures. Overall, this research underscores the significance of efficient instruction execution in advancing the capabilities of RISC-V processors in the era of complex computing workloads.

Negli ultimi decenni, il mercato si è sviluppato in modo tale che la maggior parte delle applicazioni richiede una specifica gamma di prestazioni, area e consumo energetico. Questa necessità ha portato alla continua ricerca di maggiore efficienza computazionale. Di conseguenza, sono state sviluppate diverse architetture CPU per soddisfare queste specifiche esigenze di mercato. L'Instruction Set Architecture RISC-V, noto per la sua semplicità e flessibilità, funge da fondamento per il design di questa CPU, mentre i concetti di superscalar e dual-issue mirano a migliorare il throughput delle istruzioni, migliorando così l'efficienza computazionale complessiva. Questa tesi presenta il design completo, l'implementazione e la valutazione sperimentale di una CPU RISC-V superscalare dual-issue su un FPGA Artix-7, scelta popolare nel campo accademico. Le scelte architetturali e le considerazioni di design specifiche per la CPU sono discusse meticolosamente, sottolineando l'integrazione delle funzionalità di dual-issue per sfruttare il parallelismo nell'esecuzione delle istruzioni. La CPU discussa presenta una pipeline a 7 stadi composta da unità di Fetch, Decode, Issue, Execute, Reorder Buffer e Register File. L'architettura è verificata con un'infrastruttura personalizzata basata sul golden model di RISC-V, supportando un metodo in cui ogni istruzione viene singolarmente verificata. Per valutare la CPU RISC-V superscalar proposta, viene impiegato un set di benchmark, che comprende una vasta gamma di applicazioni del mondo reale e carichi di lavoro. Le metriche di performance come il tempo di esecuzione, l'utilizzo delle risorse e l'efficienza energetica vengono analizzate per fornire una panoramica delle capacità della CPU. Questa tesi contribuisce all'attuale corpus di conoscenze fornendo approfondimenti sulle sfide di progettazione, i compromessi e le implicazioni delle prestazioni associate alle architetture superscalari RISC-V dual-issue. In generale, questa ricerca sottolinea l'importanza di un'efficiente esecuzione delle istruzioni nel promuovere le capacità dei processori RISC-V in un'era di carichi di lavoro informatici complessi.