Techniques for high speed and low power digital to analog converters

The essential objective of this thesis is the definition and the development of new design methodologies and techniques for the realization of high-speed high performance Digital-to-Analog Converters suitable for the integration in ultra-scaled CMOS technologies, which allow overcoming the fundamental trade-offs limiting performances. In particular, the thesis core is the introduction of a new digital technique for the linearization of DAC static characteristic, which is based on the extensive use of digital adaptive filtering. As static non-linearity due to analog circuits impairments is canceled out in digital domain, a design full-oriented at optimizing high-frequency performances is allowed. Furthermore, the digital style of the proposed method particularly fits into integration in nanometer CMOS processes, further benefiting in terms of area and power consumption. To demonstrate its effectiveness, the proposed technique has been applied to the design of a 10-bit 2.5GS/s current-steering DAC in 28nm CMOS. Simulations of the overall design show a DAC SFDR greater than 65dB across the entire Nyquist bandwidth, while consuming 36mW analog power from a 1V supply voltage and delivering a maximum −2dBm power to the load.

Obiettivo principale di questa tesi consiste nella definizione e nello sviluppo di nuove tecniche e metodologie di progetto per la realizzazione di convertitori digitale-analogici ad alta velocità ed elevate prestazioni, adatti all'implementazione in tecnologie CMOS super-scalate ed in grado di superare i fondamentali trade-offs che ne limitano le prestazioni. In particolare, al centro della tesi si pone l'introduzione di una nuova tecnica digitale di linearizzazione della caratteristica statica di un DAC, basata sull'uso estensivo di tecniche di filtraggio adattivo. La cancellazione delle non-linearità statiche dovute alle imperfezioni dei circuiti analogici è effettuata completamente nel dominio digitale, consentendo in questo modo una progettazione esclusivamente finalizzata all'ottimizzazione delle prestazioni ad alta frequenza. Inoltre, il metodo digitale proposto si presta in particolar modo all'integrazione in processi CMOS nanometrici, beneficiandone ulteriormente in termini di consumo di potenza ed area. Al fine di dimostarne l'efficiacia, la tecnica proposta è stata applicata al progetto di un DAC current-steering con 10-bit di risoluzione e frequenza di sampling di 2.5GS/s in tecnologia CMOS 28nm. Le simulazioni circuitali del DAC progettato indicano un SFDR maggiore di 65dB su tutta la banda di Nyquist, con un consumo di potenza di 36mW (da una tensione di alimentazione di 1V) e una potenza d'uscita erogata al carico di -2dBm.