Sfoglia per Correlatore DARTIZIO, SIMONE MATTIA
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Analysis of a fast-locking scheme for a high performance DPLL at 10GHz with improved disturb robustness
2022/2023 Tombolan, Giacomo
Design of an oversampling phase detector based on capacitor recycling technique in 28 nm CMOS technology
2022/2023 FERRERO, GIACOMO
Digital to time converter ad elevata linearità per applicazioni BLE in tecnologia CMOS 28nm
2021/2022 Rossoni, Michele
Dynamic bias and jitter reduction in a highly linear Digital-to-Time Converter for digital PLLs in 28nm CMOS technology
2022/2023 Salvi, Pietro
A highly-reconfigurable and low-power Time-to-Digital Converter for Bluetooth Low Energy Phase-Locked Loops in 22nm CMOS
2022/2023 Moleri, Riccardo
Progetto di un DTC ad alte prestazioni per un PLL digitale a 10GHz in CMOS 28nm
2020/2021 LANZONI, LUCA
| Fulltext | Data | Tipo | Titolo | Autore (i) |
|---|---|---|---|---|
| 2024-04-09 | Tesi di laurea Magistrale | Analysis of a fast-locking scheme for a high performance DPLL at 10GHz with improved disturb robustness | Tombolan, Giacomo | |
| 2023-12-19 | Tesi di laurea Magistrale | Design of an oversampling phase detector based on capacitor recycling technique in 28 nm CMOS technology | FERRERO, GIACOMO | |
| 2022-10-06 | Tesi di laurea Magistrale | Digital to time converter ad elevata linearità per applicazioni BLE in tecnologia CMOS 28nm | Rossoni, Michele | |
| 2023-07-18 | Tesi di laurea Magistrale | Dynamic bias and jitter reduction in a highly linear Digital-to-Time Converter for digital PLLs in 28nm CMOS technology | Salvi, Pietro | |
| 2023-10-05 | Tesi di laurea Magistrale | A highly-reconfigurable and low-power Time-to-Digital Converter for Bluetooth Low Energy Phase-Locked Loops in 22nm CMOS | Moleri, Riccardo | |
| 2022-06-07 | Tesi di laurea Magistrale | Progetto di un DTC ad alte prestazioni per un PLL digitale a 10GHz in CMOS 28nm | LANZONI, LUCA |
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