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POLITesi - Archivio digitale delle tesi di laurea e di dottorato

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2019-02-25 Tesi di Dottorato Frequency synthesizers based on digital PLLs for cellular radio applications GRIMALDI, LUIGI
2020-02-03 Tesi di Dottorato Frequency synthesizers based on PLLs for cellular radio applications BERTULESSI, LUCA
2020-12-15 Tesi di laurea Magistrale Fully-digital feedforward compensation for RHP zero elimination in boost converter operating in CCM Melillo, Paolo
2015-04-29 Tesi di laurea Magistrale Generatore di segnale di chirp ad elevata linearità a 15.8 GHz per radar FMCW in CMOS 40 nm MORETTI, MATTIA FAUSTO
2023-05-02 Tesi di Dottorato High performance resonant switched capacitor converter (ReSCC) topology for high conversion ratio DC-DC voltage conversion DAGO, ALESSANDRO
2020-02-03 Tesi di Dottorato High-efficiency inductorless frequency synthesis SANTICCIOLI, ALESSIO
2022-07-22 Tesi di laurea Magistrale Linea di ritardo controllata in tensione con guadagno adattivo e feed-forward integrato per convertitori DC/DC con controllo time-based VITTORI, GABRIELE
2019-07-25 Tesi di laurea Magistrale Linear voltage regulators for PLL in 28nm CMOS ARMELI, WALTER
2019-04-16 Tesi di laurea Magistrale Metodologie di quantizzazione digitale per PLL frazionari a basse spurie SQUIZZATO, GABRIELE
2012-04-23 Tesi di laurea Magistrale Moltiplicatore di clock a 2.5 GHz in CMOS 28 nm a basso prodotto jitter/consumo PALATTELLA, CLAUDIA
2021-02-23 Tesi di Dottorato Multi-core frequency synthesizers for MM-wave communications Karman, Saleh
2020-04-29 Tesi di laurea Magistrale A new delta-sigma time-to-digital converter for low-jitter digital PLLs SHEHATA, ABANOB
2020-12-15 Tesi di laurea Magistrale On-chip calibration of a 12-bit 1 GS/s time-interleaved ADC in 28nm CMOS Be', Gabriele
2019-10-03 Tesi di laurea Magistrale Progetto di blocchi abilitanti per PLL a 14 GHz con jitter minore di 100 fs in CMOS 28 nm TORELLI, LUCIANO
2019-04-16 Tesi di laurea Magistrale Progetto di oscillatore a controllo digitale a 20 GHz per wireless backhaul 5G DAGO, ALESSANDRO
2019-10-03 Tesi di laurea Magistrale Progetto di PLL accoppiati a 20 GHz in tecnologia CMOS 55nm TESOLIN, FRANCESCO
2011-12-20 Tesi di laurea Magistrale Progetto di un 10-bit DAC a 2.5 GS/s con circuito DDS per il test della linearità in CMOS 32 nm MARINO, EDOARDO
2011-12-20 Tesi di laurea Magistrale Progetto di un amplificatore di potenza RF in classe D per trasmettitori polari in tecnologia CMOS 65nm MARUCCI, GIOVANNI
2019-10-03 Tesi di laurea Magistrale Progetto di un digitally-modulated power amplifier per applicazioni IoT in tecnologia CMOS a 28nm PELOSINI, ALESSANDRO
2016-09-28 Tesi di laurea Magistrale Progetto di un PLL digitale a 3.6 GHz con controllo adattativo della banda per applicazioni radiomobili cellulari MERCANDELLI, MARIO
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